Prédiction du taux d'erreurs d'architectures digitales : une méthode et des résultats expérimentaux

par Sana Rezgui

Thèse de doctorat en Microélectronique

Sous la direction de Raoul Velazco.


  • Résumé

    Cette thèse est consacrée à l'étude du comportement de processeurs digitaux face à l'un des effets induits par l'environnement radiatif : le phénomène dit SEU ou upset qui se traduit par le basculement intempestif du contenu d'un élément mémoire comme conséquence de l'ionisation produite par le passage d'une particule chargée. Les conséquences de ce phénomène dépendent de l'instant d'occurrence et de l'élément mémoire affecté et peuvent aller de la simple erreur de résultat à la perte de contrôle d'un engin spatial. Les techniques de durcissement ne pouvant pas garantir entièrement l'immunité face aux upsets des circuits candidats aux applications spatiales, des méthodes d'estimation des taux d'erreurs de ces applications par des tests sous radiation ou par injection de fautes s'avèrent nécessaires, dans le double but de choisir les circuits les moins sensibles à ces effets et d'étudier le comportement des applications de vol face aux upsets. L'objectif de cette thèse consiste en la définition d'une méthode d'injection de fautes de type upset et de son expérimentation sur différentes architectures digitales afin d'étudier ses potentialités ainsi que son efficacité. La méthode proposée se base sur l'injection d'erreurs de type upset sur une carte digitale bâtie autour du processeur cible, comme conséquence de l'activation d'un signal d'interruption asynchrone. L'exécution de la séquence de traitement de l'interruption appelée CEU dans cette thèse (Code Emulant un Upset) provoquera la modification du contenu d'un bit sélectionné aléatoirement parmi les éléments de la zone mémoire sensible aux upsets du processeur. L'implantation de cette technique a été réalisée par l'intermédiaire d'un système THESIC, testeur dédié à la qualification sous radiation de circuits intégrés. Ce système comporte deux cartes digitales (carte mère/carte fille), dont la configuration s'est révélée adaptée aux contraintes imposées par la technique d'injection de fautes proposée. L'objectif final de ces recherches a été de démontrer que le taux d'erreurs d'une application peut être prédite à partir des résultats issus d'essais d'injection d'upsets et des mesures des sensibilités des éléments mémoires du processeur considéré. La confrontation de ces prédictions avec des mesures réalisées à l'aide d'accélérateurs de particules, a permis de montrer la validité de l'approche proposée pour différents types de processeurs


  • Résumé

    This thesis aims at the study of the behavior of digital processors with respect to one of the effects of radiation environment - the Single Event Upset phenomenon, also called upset - which may modify the content of memory elements as the result of the silicon ionization resulting from the impact of charged particles. The consequences of upsets for a given application depend on both the occurrence instant and the perturbed memory element, and can go from innocuous result errors to system crashes which may provoke the loose of control of a space vehicle. As design hardening techniques cannot completely guarantee the upset immunity for circuits devoted to space applications, error rate estimation methods, based on radiation ground testing and/or in fault injection experiments, are mandatory to choose the less sensitive circuits for a given space application. The research presented in this thesis consists in the definition of a suitable method for upset-like fault injection and its experimentation for various digital architectures in order to assess its efficiency and put in evidence its capabilities. The proposed method is based on the injection of upsets in a digital board built around a processor, as the consequence of the activation of an asynchronous interruption. The execution of the instruction sequence associated with the interruption, called here CEU (Code Emulating an Upset), will provoke the modification (bit flip) of a target selected among the circuit sensitive area which comprises mainly registers and internal memory elements. The CEU injection technique was implemented using THESIC, a system dedicated to the qualification of integrated circuits under radiation. This system is composed of two digital boards (a mother board and a daughter board) whose configuration revealed as being well adapted to constraints imposed by the studied fault injection approach. Demonstrating that application error rates can be predicted from the results of CEU injection experiments combined with the measure of individual sensitivities to upsets of the processor's memory elements obtained from radiation testing. The confrontation for different architectures and programs, of predicted error rates to measured ones proved the validity of the approach

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  • Détails : 1 vol. (128 p.)
  • Annexes : Bibliogr. 74 ref.

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  • Cote : B-REZ

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  • Cote : MF-2001-REZ
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