Verification formelle de systemes digitaux synchrones, basee sur la simulation symbolique

par PHILIPPE GEORGELINI

Thèse de doctorat en Sciences et techniques

Sous la direction de Dominique Borrione.

Soutenue en 2001

à Grenoble 1 .

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  • Résumé

    Pour satisfaire les exigences du marche, les outils de verification formelle doivent permettre aux concepteurs de verifier des descriptions complexes et de raisonner sur des domaines de valeurs grands ou infinis. Il est necessaire de se concentrer sur la correction d'algorithmes et sur les proprietes mathematiques essentielles des blocks a concevoir. La plupart des outils de verification formelle comme les model-cherckers sont restrictifs car ils ne peuvent travailler avec des niveaux plus haut que le rtl, et ils sont egalement limites sur le nombre total d'etats. Les demonstrateurs de theoremes ne souffrent pas de ces restrictions, mais ne sont pas automatiques et requierent des methodes pour faciliter leur utilisation systematique. Cette these aborde la verification formelle de descriptions vhdl au moyen du demonstrateur acl2. Nous proposons un environnement combinant simulation symbolique et demonstrateur de theoremes pour l'analyse formelle de descriptions de haut niveau d'abstraction. Plus precisement, notre approche consiste a developper des methodes - pour formaliser un sous-ensemble de vhdl, - pour diriger le demonstrateur pour effectuer de la simulation symbolique - pour utiliser ces resultats pour les preuves. Un outil a ete developpe combinant des traducteurs (vhdl vers acl2), des moteurs de simulation symbolique et de preuves, et une interface utilisateur. Les definitions et les theoremes sont generes automatiquement. Un meme modele genere est ainsi utilise pour toutes les taches. Nous aspirons a fournir au concepteur une methodologie pour inserer la verification formelle le plus tot possible dans le cycle de conception. Le demonstrateur est utilise pour des manipulations symboliques et pour prouver qu'ils sont equivalents a une fonction specifiee. Le resultat de cette these est de rendre la technique de demonstration de theoremes acceptable dans une equipe de concepteur du point de vue de la facilite d'utilisation, et de diminuer le temps de verification.

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Informations

  • Détails : 142 p.
  • Annexes : 88 ref.

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