Etude theorique du courant tunnel de grille dans les transistors mosfet sub-0,1 mum

par ERIC CASSAN

Thèse de doctorat en Sciences et techniques

Sous la direction de SYLVIE GALDIN RETAILLEAU.

Soutenue en 2000

à PARIS 11, ORSAY .

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  • Résumé

    Ce memoire est consacre a une etude theorique du courant tunnel de grille des transistors mosfet. Apparaissant avec la reduction drastique de l'epaisseur de la couche d'oxyde (<2 nm) que requiert la miniaturisation extreme de ce composant, cette question constitue un enjeu important pour l'evolution de la micro-electronique des 10 prochaines annees. Dans le premier chapitre, nous rappelons les contraintes portant sur les parametres technologiques du transistor mosfet pour le bon fonctionnement des circuits logiques cmos, et nous detaillons les problemes poses par la diminution de l'epaisseur de l'oxyde de grille a moins de 2 nm. Dans le deuxieme chapitre, nous decrivons le modele classique de calcul du courant tunnel adopte. Appliquant celui-ci aux resultats delivres par un simulateur 2d monte carlo, nous mettons en evidence l'influence des fluctuations technologiques de l'epaisseur du dielectrique, et nous demontrons la faible contribution des porteurs chauds au courant tunnel. Le troisieme chapitre est consacre a une etude de l'effet de la quantification du canal des composants mos conventionnels sur le courant de grille. Pour cela, un logiciel de simulation schrodinger/poisson 1d a ete mis au point. Nous montrons que la reduction de l'epaisseur de la couche d'oxyde a moins de 1,5 nm est incompatible avec le bon fonctionnement des circuits cmos en raison d'un courant tunnel trop fort (>>1 a/cm 2). Le quatrieme chapitre est consacre a l'etude des potentialites de dispositifs mos non conventionnels du point de vue de la reduction du courant tunnel. Deux types de structures sont examines, reposant soit sur l'utilisation d'un isolant de forte permittivite, soit sur celle de structures a canal enterre exploitant les proprietes d'heterostructures iv/iv. Nous montrons que l'utilisation simultanee de ces deux architectures permet de remplir les specifications requises pour la mise a l'echelle du dielectrique de grille des transistors des generations cmos ultimes (<<0,1 m).

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Informations

  • Détails : 168 p.
  • Annexes : 94 ref.

Où se trouve cette thèse ?

  • Bibliothèque : Université Paris-Sud (Orsay, Essonne). Service Commun de la Documentation. Section Sciences.
  • Disponible pour le PEB
  • Bibliothèque : Centre Technique du Livre de l'Enseignement supérieur (Marne-la-Vallée, Seine-et-Marne).
  • Disponible pour le PEB
  • Cote : TH2014-014524
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