Nouvelles architectures de grille pour les generations cmos 0. 1 m et en deca

par EMMANUEL JOSSE

Thèse de doctorat en Sciences et techniques

Sous la direction de Francis Balestra.

Soutenue en 2000

à l'INP GRENOBLE .

    mots clés mots clés


  • Résumé

    La reduction de l'epaisseur d'oxyde de grille permet d'ameliorer les performances du transistor mos, mais cette demarche se heurte a des contraintes enormes : effondrement de la duree de vie de l'oxyde, fort courant de fuite a travers la grille par effet tunnel. L'existence d'une epaisseur limite, que nous evaluons a 15a, impose une optimisation de la grille afin d'augmenter par ailleurs le couplage capacitif entre grille et canal. Les limites de la grille en polysilicium sont passees en revue. Nous constatons l'inefficacite des solutions traditionnelles pour reduire la depletion de grille, due a la penetration de bore dans l'oxyde du pmos. Nous demontrons que le depot d'une grille en polysilicium colonnaire a grains fins reduit la depletion, sans penetration de bore. Nous montrons qu'associer cette option avec une reduction de la hauteur de grille et une nitruration fine de l'oxyde permet de s'affranchir du predopage de la grille du pmos. Nous demontrons enfin que le polysilicium-germanium permet de franchir les limites d'activation des dopants dans le polysilicium. L'interet de remplacer la grille en polysilicium par une grille metallique mid-gap est evalue. Nous demontrons que le canal enterre degrade plus les caracteristiques des transistors courts que la depletion de grille, du fait du canal enterre. Enfin, nous considerons la grille enrobante. Nous demontrons qu'elle permet de relacher la contrainte d'amincissement de l'oxyde de grille, du fait d'une conduction multipliee par le nombre d'interfaces, voire grace a une immunite accrue face aux effets canaux courts. Nous proposons le transistor vertical comme support technologique d'une telle architecture. Nous discutons sa faisabilite a des dimensions tres courtes et detaillons les differents points de son assemblage. Enfin, nous caracterisons les dispositifs obtenus et nous soulignons le potentiel de cette architecture pour l'integration des transistors mos ultra courts.


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Informations

  • Détails : 205 p.
  • Annexes : 122 ref.

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