Conception testable de circuits a partir d'une description comportementale

by HERVE FLEURY

Thèse de doctorat en Sciences et techniques

Under the supervision of CHANTAL ROBACH.

Soutenue en 2000

à l'INP GRENOBLE .

    mots clés mots clés


  • Abstract

    Les technologies actuelles permettent la mise sur le marche de circuits complexes comprenant plusieurs millions de transistors. Des outils generent directement l'architecture d'un circuit a partir d'une description comportementale de celui-ci. La description initiale du circuit est, quant a elle, base sur un langage proche des langages de programmation informatique. Apres plusieurs etapes d'optimisations et de simplifications, une description plus proche de la realite physique est generee : la description de bas niveau. Le composant doit enfin suivre un processus de fabrication avant de pouvoir etre mis sur le marche. Il est ensuite important de trier les circuits correctes des circuits comportant des defauts : c'est l'etape de test. Par contre, la fonction realisee par les circuits actuels est si complexe qu'il faudrait plusieurs millier d'annees pour la tester de facon exhaustive. On utilise donc un modele de faute afin de generer un jeu de test a partir d'une description du circuit. La testabilite d'un circuit peut etre definie comme etant la facilite a generer un jeu de test qui couvre efficacement le modele de faute considere. A l'heure actuelle, la generation des tests et l'amelioration de la testabilite d'un circuit se font sur des descriptions de bas niveau de ce dernier. Dans ce memoire, nous proposons une nouvelle methode, basee sur la technique de scan, qui permette d'ameliorer la testabilite d'un circuit a partir de sa description comportementale. Utiliser un tel niveau de description permet d'obtenir une methode qui soit plus generique et qui prenne en compte les aspects de testabilite plus tot dans le processus de conception. Cette methode est completee par une technique de scan partiel applicable elle aussi a partir d'une description comportementale. La methode presentee a ete appliquee a des circuits de communication utilises dans les reseaux haut debit ainsi qu'a des circuits de reference pour l'evaluation des outils de test. Sa mise en uvre sur de tels circuits donne de bons resultats par rapport aux techniques actuelles qui traitent la testabilite a partir de descriptions de bas niveau.


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Informations

  • Détails : 128 p.
  • Annexes : 49 ref.

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  • Disponible pour le PEB
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