Proposition d'une methode de synthese architecturale de circuits integres asynchrones adaptes aux applications a haut debit

par FREDERIC LE ROY

Thèse de doctorat en Sciences et techniques

Sous la direction de Eric Martin.

Soutenue en 2000

à Brest .

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  • Résumé

    Les services offerts par les reseaux sont de plus en plus gourmands en bande passante, et la conception des circuits integres adaptes a ces debits requiert des outils de synthese adaptes. La synthese architecturale de circuits integres permet d'effectuer un prototypage rapide d'une application repondant a des contraintes temporelles strictes. Ces outils ont cependant ete concus dans le but de synthetiser des architectures synchrones qui peuvent dans certains cas etre moins performantes que les architectures asynchrones. En effet, la logique asynchrone se distingue par l'absence d'horloge servant a cadencer l'execution des traitements (circuits integres auto-sequences). Les architectures associees a cette logique peuvent par consequent evaluer une fonction en un temps variable compris entre une borne maximale et une borne minimale. L'optimisation en vitesse de ces circuits consiste alors a minimiser le temps moyen de traitement des operateurs alors que dans le cas des architectures synchrones c'est le temps maximal qui est optimise. Les architectures synchrones sont classiquement optimisees en vitesse par des algorithmes d'ordonnancement qui permettent de dater les traitements executes par l'architecture. Or, pour les architectures asynchrones la duree d'execution des traitements est fonction des donnees d'entree. Une technique d'ordonnancement ne peut donc pas etre directement appliquee pour ce type d'architectures. Cette these propose une methode de synthese architecturale de circuits integres asynchrones adaptes aux applications a haut debit. La methode a ete appliquee a un equipement de limitation de la congestion dans les reseaux atm : le controleur espaceur. Cet equipement a dans un premier temps ete decrit dans un langage formel imperatif qui permet d'exprimer le parallelisme de facon explicite. Il a ensuite ete progressivement transforme jusqu'a obtenir des processus de traitement synthetisables en logique asynchrone.

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Informations

  • Détails : 147 p.
  • Annexes : 113 ref.

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  • Bibliothèque : Université de Bretagne Occidentale. Service commun de la documentation Section Droit-Sciences-STAPS.
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