Architecture reconfigurable : conception et evaluation d'un systeme reconfigurable pour le traitement bas niveau d'images en temps reel

par SHAHRAM ZAHIRAZAMI

Thèse de doctorat en Sciences et techniques

Sous la direction de Alain Mérigot.

Soutenue en 1999

à PARIS 11, ORSAY .

    mots clés mots clés


  • Résumé

    Le traitement bas niveau d'images (tbni), est tres exigeant en puissance de calcul, mais en meme temps la plupart des algorithmes de tbni possedent differents parallelisme, et plus essentiellement un parallelisme de donnees. Une machine de type von neumann n'est pas tres adaptee pour exploiter tous ces parallelismes. La solution multi processeurs presente un cout et un developpement important, quant a la solution circuits specifiques, elle n'apporte pas la souplesse d'adaptation requise par ces algorithmes. Dans ce travail nous proposons une architecture reconfigurable a base de composants fpgas, solution qui apporte la flexibilite et la puissance de calcul necessaire a l'implantation des algorithmes de tbni, tout en garantissant un cout et un encombrement raisonnable. A travers plusieurs exemples, nous avons demontre la faisabilite de notre architecture et sa capacite a s'adapter a une panoplie d'algorithmes de tbni. Nous avons implante des algorithmes de filtrage : sobel, kirsch, nagao, les filtres de deriche recursif et sa version non recursive, ainsi qu'un ensemble de methodes de segmentation : approche frontiere, la ligne de partage des eaux et des operateurs topologiques. La topologie de l'architecture est reconfigurable, afin d'obtenir la meilleure implantation de l'algorithme. Nous montrons comment ses elements, c'est a dire, la memoire, le reseau d'interconnexion et les unites de calcul sont concus afin d'etre modifies pour adapter l'architecture a l'algorithme. Les unites de calcul, le controle de la memoire et le reseau d'interconnexion sont directement implantes dans les fpgas. Le systeme de memorisation fournit differents largeurs de donnees et types d'acces. Il comprend une memoire partagee, et chaque unite de calcul dispose d'une memoire locale. L'architecture est organisee sur plusieurs cartes et s'interface selon differents standards de bus (pci, vme, ) avec un ordinateur hote.


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Informations

  • Détails : 183 p.
  • Annexes : 54 ref.

Où se trouve cette thèse ?

  • Bibliothèque : Université Paris-Sud (Orsay, Essonne). Service Commun de la Documentation. Section Sciences.
  • Disponible pour le PEB
  • Bibliothèque : Centre Technique du Livre de l'Enseignement supérieur (Marne-la-Vallée, Seine-et-Marne).
  • Disponible pour le PEB
  • Cote : TH2014-014306
  • Bibliothèque : Mines ParisTech. Bibliothèque.
  • Non disponible pour le PEB
  • Cote : L-55/99/MM
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