Conception et étude d'une architecture parallèle à réseau linéaire de processeurs et mémoires CAM pour le traitement d'image

par Eril Mozef

Thèse de doctorat en Instrumentation et micro-électronique

Sous la direction de Serge Weber.

Soutenue en 1997

à Nancy 1 .


  • Résumé

    Les travaux sur l'extraction des caractéristiques d'objets d'une image nous ont amenés à la conception d'une architecture dédiée à l'étiquetage. Ce dernier, par ses propriétés à la fois locales et globales, représente une opération particulièrement coûteuse en temps d'exécution pour une approche séquentielle. Dans le cadre d'une approche parallèle, il a été montré que la complexité d'étiquetage est inversement proportionnelle au nombre de processeurs et que de nombreuses solutions existantes utilisent un nombre important de processeurs pour réduire cette complexité. Pour concevoir une architecture parallèle optimale, il faut tenir compte du critère produit "Processeur x Temps" notamment si l'implantation VLSI de l'architecture est envisagée. L'objectif de la première partie de ce travail a été d'aboutir à une architecture parallèle dédiée à l'étiquetage à faible produit et bon compromis "Processeur x Temps". Pour ce faire, nous avons adapté l'algorithme de Maresca implanté sur une structure 2D de processeurs, Polymorphic-Torus. Le résultat nous a conduit à une structure 1D de processeurs à mémoire CAM. [. . . ]

  • Titre traduit

    Design and study of a parallel architecture with linear array of processors and content-addressable memories for image processing


  • Pas de résumé disponible.


  • Résumé

    The works on characterization of objects in an image incited the design of a dedicated architecture for connected-component labeling. Due to both local and global properties, this operation is extremely time costly when a sequential approach is applied. In the case of a parallel approach, it has been demonstrated that the labeling complexity is inversely proportional to the number of processors. In order to reduce the complexity, many of the existing solutions require a large number of processors. However, the "Processor-Time" product has to be considered to obtain an optimal architecture particularly if VLSI implementation is envisaged. The primary objective of this work was to design a parallel dedicated architecture for labeling with both weak product and good tradeoff of "Processor-Time". For this, a Maresca algorithm, implemented in a 2-D array of processors, Polymorphic-Torus was adapted. The structure obtained has a 1-D array of processors with CAM memories. [. . . ]

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Informations

  • Détails : 3 vol. (pagination multiple)
  • Notes : Publication autorisée par le jury
  • Annexes : 147 réf. bibliogr.

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  • Bibliothèque : Université de Lorraine (Villers-lès-Nancy, Meurthe-et-Moselle). Direction de la Documentation et de l'Edition - BU Sciences et Techniques.
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