Réalisation de structures haute tension a partir d'un procédé ASIC CMOS 0,7 micron

par Bruno Villard

Thèse de doctorat en Génie électronique

Sous la direction de Jean-Pierre Chante et de Christian Gontrand.


  • Résumé

    Le but de ce travail est de développer des structures haute tension permettant la réalisation dinterfaces entre le circuit intégré et les charges extérieures. Ce dernier a eu lieu dans le cadre d'un contrat CIFRE, dans l'entreprise fondeuse de circuits intégrés: ATMEL-ES2, à Aix-en -Provence. L'industriel souhaitait que soit apporté un nombre minimal de modifications à sa technologie support CMOS, pour répondre à ce cahier des charges; cette contrainte a été rédhibitoire quant à l'éventail des choix de modifications. Nous nous sommes appuyés sur des simulations bidimensionnelles, de la technologie et du comportement électrique, des composants à concevoir, puis fabriquer. Le résultat (la tenue en tension essentiellement, mais aussi une valeur raisonnable des courants de saturation et d'assez faibles valeurs des résistances à l'état passant) a été atteint en rajoutant une implantation spécifique pour le NMOS et pour le PMOS, latéraux auto-isolés (LD-MOS). La haute tension est séparée de la grille par un oxyde de champ, au-dessous duquel prend place la jonction haute tension. Divers paramètres dimensionnels critiques nous ont amené à dessiner et caractériser électriquement de nombreux transistors. Nous avons mis en évidence un certain nombre d'effets parasites, comme le perçage, la mise en fonction de transistors bipolaires, l'effet d'avalanche, des courants de fuite par le substrat. Des études en vieillissement ont montré, en outre, une faiblesse du LD-NMOS, due à l'ionisation par impact. Les techniques d'anneaux de garde autour des jonctions haute tension ont été efficientes, en "adoucissant" et écartant les lignes équipotentielles. L'optimisation a permis, in fine, d'atteindre 70V pour la tension de claquage du LD-NMOS et -52V pou le LD-PMOS. Cette nouvelle technologie a été validée par la réalisation d'une interface de sortie convertissant un signal logique 0-5V en un signal logique 0-haute tension ; la modélisation et l'extraction des paramètres électriques (SPICE) a permis de comparer, avec un bon accord, simulations et mesures, sur ce circuit démonstrateur.

  • Titre traduit

    = Realization of high voltage structures from a 0. 7 micron CMOS ASIC


  • Résumé

    In this work, we develop high voltage structures from a submicronic SV CMOS process of ATMEL-ES2 industry. They will be employed as drivers for loads. This technology used only two masks in addition to standard p-well one. Design optimization has been achieved to meet the needs of both CMOS and high voltage devices. Bidimensional simulations for both the process and the device, have been indeed quite a good tool to design these structures. Self-isolated lateral doubled diffused MOS have been optimized, to obtain a 70V and -52V voltage strength, for the NMOS and PMOS one respectively, with some good saturation current and on-resistances. The high voltage is isolated from the gate by a field oxide. Parasitic effects, like punch-through, bipolar transistor, as well impact ionization and leakage current through the substrate, have been pointed out and quite well lowered. Eldering has been also investigating, especially concerning the lateral NMOS transistor. Guard rings, surrounding the high voltage junction have proved their capability by smoothing and separating equipotential lines. Finally, we have realized a driver circuit, which convert a 0-5V logic signal to a 0-high voltage logic level; circuit simulations and measurements are both in good agreement

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Informations

  • Détails : 1 vol. (319 p.)
  • Notes : Publication autorisée par le jury
  • Annexes : Bibliogr. p

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  • Bibliothèque : Institut national des sciences appliquées (Villeurbanne, Rhône). Service Commun de la Documentation Doc'INSA.
  • Disponible pour le PEB
  • Cote : C.83(2115)
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