Verification formelle de proprietes temporelles : etude et application au langage vhdl

par David Deharbe

Thèse de doctorat en Sciences appliquées

Sous la direction de D. BORRIONE.

Soutenue en 1996

à Grenoble 1 .

    mots clés mots clés


  • Résumé

    La verification de modele (model checking) est une technique permettant de verifier le comportement d'une machine d'etats finis specifie au moyen d'une propriete exprimee dans une logique temporelle. En combinant cette methode avec une representation symbolique par arbres de decision binaires, il est possible de traiter des exemples de taille importante. Un premier obstacle a l'utilisation pratique de ces methodes reste la complexite des algorithmes utilises. Nous proposons une methode de representation des transitions qui permet de combiner dans une proportion quelconque la representation par vecteur de fonctions et la representation par relation, plus couteuse en memoire mais plus rapide. Un second probleme pratique est la difficulte de specifier dans les logiques temporelles utilisees. Nous proposons d'ajouter a la logique temporelle arborescente des operations vers le passe ainsi que les algorithmes de verification associes. Ces extensions simplifient l'expression de nombreuses proprietes. Nous etudions dans un deuxieme temps comment appliquer ces methodes a la verification de descriptions vhdl. Notre approche consiste, a partir d'un sous-ensemble du langage, a en definir une semantique qui, a toute description, associe une machine d'etats finis sur laquelle la verification est effectuee. Nous traitons tout d'abord un sous-ensemble de vhdl similaire a ceux acceptes par les outils de synthese logique commerciaux et permettant la description des circuits synchronises par une horloge. La semantique de ce premier sous-ensemble est mise en uvre dans le logiciel de verification smock, integre a l'environnement de preuve prevail. Puis nous etudions un sous-ensemble dont la semantique modelise les primitives de synchronisation et de communication de l'algorithme de simulation de vhdl. Cette semantique a egalement ete mise en uvre dans le logiciel de verification cvc


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  • Détails : 167 P.
  • Annexes : 144 REF.

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