Amélioration de la testabilité des circuits séquentiels par émulation de configurations de test

Improvement of the sequential circuit testability by emulation of test configurations

• Auteur / Autrice : Sylvie Lavabre
• Direction : Y. Bertrand
• Type : Thèse de doctorat
• Discipline(s) : Électronique, optronique, systèmes
• Date : Soutenance en 1995
• Etablissement(s) : Montpellier 2

Mots clés

Mots clés contrôlés

Circuits intégrés

Défauts

Essais

Modèles mathématiques

Fiabilité

Résumé

Cette these propose de tester les circuits sequentiels synchrones a l'aide d'un principe different de celui utilise avec les techniques de scan partiel generalement trop couteuses en temps de test. Apres une etude sur les causes de non-testabilite des circuits sequentiels nous proposons une methode de conception en vue du test ou la sequence de test finale est construite en choisissant de maniere judicieuse les vecteurs generes sur diverses configurations de test du circuit. Ces configurations, de sequentialite reduite, sont plus facilement testables que le circuit initial. Plusieurs implantations de ces configurations sont proposees afin d'ameliorer la controlabilite et/ou l'observabilite du circuit. De plus, une maniere originale de generer les sequences de test permet de mieux tirer parti des potentialites offertes par chacune des configurations. La validation de ces methodes sur des circuits de references montre que, pour une surface additionnelle comparable aux techniques de scan partiel, nous obtenons un taux de couverture maximal avec une reduction de soixante quinze pour cent du temps de test