Methode hierarchique de calcul de la longueur de test aleatoire des circuits vlsi et analyse de testabilite

par GAELLE MASSEBOEUF

Thèse de doctorat en Sciences appliquées

Sous la direction de R. DAVID.

Soutenue en 1995

à l'INP GRENOBLE .

    mots clés mots clés


  • Résumé

    Le domaine vise est le test autonome aleatoire des circuits vlsi. Sa mise en uvre suppose la determination de la longueur de test necessaire pour garantir une qualite de detection desiree. Il est realise en implantant dans le circuit, des generateurs aleatoires sur ses entrees et un analyseur de signatures sur ses sorties. Ce travail propose une methode d'evaluation de la longueur de test de circuits vlsi de telecommunication qui sont generalement sequentiels, au niveau rtl. C'est une methode hierarchique sur deux niveaux: premierement, la longueur de test de chaque bloc combinatoire hors du circuit est calculee par un outil d'evaluation de la longueur de test de circuits combinatoires au niveau portes logiques. Deuxiemement, la longueur de test de chaque bloc dans le circuit est evaluee en fonction de la longueur de test du bloc hors du circuit et des proprietes de transparence des autres blocs du circuit. Les proprietes de transparence d'un bloc combinatoire caracterisent l'aptitude du bloc a transmettre sur ses sorties toute ou une partie de l'information utile au test sans la degrader. Cette deuxieme etape est realisee par simulation symbolique. La longueur de test du circuit correspond a la longueur maximale des longueurs de test de tous les blocs du circuit


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Informations

  • Détails : 219 P.
  • Annexes : 57 REF.

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