Conception et implantation d'un détecteur de contours optimisé sous forme d'un circuit Asic

par El-Bay Bourennane

Thèse de doctorat en Automatique et traitement d'image

Sous la direction de Michel Paindavoine.

Soutenue en 1994

à Dijon .


  • Résumé

    Dans cette thèse, nous abordons d'abord le problème d'extraction de contours d'un point de vue algorithmique. Puis, nous développons une technique d'accélération d'un algorithme particulier pour aboutir à sa réalisation sous forme d'un circuit ASIC. Nous présentons un nouvel algorithme de détection de contours sous forme de rampe. Cet algorithme que nous avons développé a été optimisé au sens des trois critères donnés par Cannv. En effet, tous les travaux cités au premier chapitre, ont montré leurs performances sur un modèle de contour idéal bien que dans la réalité, les contours ont des fronts de transition plutôt lents (images floues). Cet algorithme est implanté sous forme d'un filtre à réponse impulsionnelle infinie, stable d'ordre 3. Nous exposons aussi les différentes techniques d'accélération des filtres numériques linéaires et invariants (filtres récursifs ou non). Plusieurs solutions ont été proposées pour l'accélération des calculs depuis une dizaine d'années. Cependant, si ces solutions sont adaptées à des implantations type multiprocesseurs, elles demeurent de loin non intégrables sur un circuit intégré spécifique ASIC. Ainsi, nous détaillons une technique de calcul par anticipation très adaptée à l'accélération des filtres récursifs et à l'intégration du filtre anticipé sous forme d'un ASIC et nous appliquons cette technique de restructuration d'algorithmes à l'algorithme de Rachid Deriche et au nouvel algorithme que nous avons étudié. Enfin, nous présentons la partie consacrée au choix de l'algorithme de multiplication. Nous passons en revue certains algorithmes rapides et nous détaillons l'algorithme de Baugh-Wooley. Nous traitons la partie implantation du filtre anticipé (nouvel algorithme) sous forme d'un ASIC sous l'environnement SOLO2030. Puis nous présentons les différents schémas bloc de circuit ainsi que son masque «Layout». Ce circuit a été réalisé avec la technologie 1. 2 mm et répond à une fréquence de 20 MHz.


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  • Détails : 1 vol. (173 p.)
  • Annexes : Bibliogr. (99 réf.)

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  • Cote : T P1994/12
  • Bibliothèque : Université de Bourgogne. Service commun de la documentation. Section Sciences.
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