Elaboration d'une méthodologie de localisation de défauts sur circuits intégrés logiques par test sous faisceau d'électrons ; application à différentes fonctions électroniques

par François Marc

Thèse de doctorat en Électronique

Sous la direction de Y. DANTO.

Soutenue en 1994

à Bordeaux 1 .

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  • Résumé

    Une methodologie analytique de localisation de defaut par test sous faisceau d'electrons pour les circuits integres logiques, applicable dans les situations de connaissance minimale du circuit, a ete developpee. Cette methodologie consiste en une decomposition de chaque objectif en objectifs plus simples, associee a un choix rigoureux des techniques d'observation et des sequences de test en fonction du circuit teste, du testeur utilise, des phenomenes physiques limitant les performances, et surtout de l'objectif. L'interet d'une technique de localisation rapide de fonctions internes quelconques a conduit au developpement de la selection de signaux, particulierement performante dans ce domaine. L'application de la methodologie a des familles fonctionnelles courantes a entraine la construction de methodologies specifiques exploitant les particularites de ces circuits. L'efficacite et la rapidite de la methodologie sont demontrees par des cas reels d'analyses

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  • Détails : 190 p

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  • Cote : FT 94.B-1135
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