Vérification temporelle de descriptions comportementales en VHDL

par Djamel Boussebha

Thèse de doctorat en Automatique, traitement du signal et génie informatique

Sous la direction de Norbert Giambiasi.

Soutenue en 1993

à Montpellier 2 .


  • Résumé

    Le travail presente dans ce memoire propose une contribution a la verification temporelle de descriptions vhdl comportementales. Notre travail a porte d'abord sur l'etude et le developpement d'un formalisme de specification permettant de decrire les contraintes temporelles caracterisant les comportements temporels des modeles vhdl. Ce formalisme de specification repose sur une logique temporelle reifiee, qui permet d'exprimer une specification comme un ensemble de faits ou evenements temporellement contraints. Nous avons ensuite mis au point une technique de preuve formelle basee sur une methodologie de verification hierarchique qui decompose le probleme de la verification en deux sous-problemes moins complexes. Le premier traite la verification des modeles proceduraux (un seul process), le second la verification des modeles declaratifs (plusieurs process). La verification procedurale se resume a prouver (d'une maniere automatique) que l'ensemble des contraintes temporelles specifiees sont satisfaites, et a detecter des violations de contraintes. La verification declarative consiste a utiliser l'information procedurale deja verifiee afin d'obtenir le comportement temporel du modele vhdl en vue de le comparer avec les specifications. Les resultats obtenus, valides sur un ensemble de descriptions vhdl, ont permis de mettre en evidence la performance du systeme et sa capacite a localiser des erreurs temporelles

  • Titre traduit

    Temporal verification of behavioural. Descriptions in vhdl


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Informations

  • Détails : [4], 125, [1] f
  • Annexes : Bibliogr.: f. 111-118

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