Intégration sur tranche d'une architecture massivement parallèle tolérant les défauts de fin de fabrication

par Jean-Luc Patry

Thèse de doctorat en Micro-électronique

Sous la direction de Gabrièle Saucier.

Soutenue en 1992

à Grenoble, INPG .


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  • Titre traduit

    Wafer scale integration of a massively parallel architecture for defect tolerance


  • Résumé

    Cette thèse présente des méthodes et outils de conception de systèmes integres sur tranche entière (wafer scale intégration). L'application traitée (dans le cadre d'un projet européen esprit) est une architecture constituée d'un réseau 2d de 6720 processeurs (pe) monobits, destinée au traitement d'image de bas niveau. Pour tolérer les défauts de fin fabrication, une approche hiérarchisée a été implantée. Au niveau sous-système, une technique de redondance figee a consiste a implanter une colonne de pes de réserve, destines a remplacer les pes défaillants. Au niveau tranche entière, une technique de construction d'une cible maximale n'utilisant que des sous-systèmes s'appuient sur l'implantation d'un réseau de commutateurs permettant d'éviter les sous-systèmes défaillants. Une architecture originale des réseaux de commutateurs contrôle a partir des plots externes et des algorithmes efficaces de définition et construction du réseau opérationnel constituent les points forts de cette thèse

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  • Détails : 1 vol. (168 f)

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  • Bibliothèque : Service interétablissements de Documentation (Saint-Martin d'Hères, Isère). Bibliothèque universitaire de Sciences.
  • Accessible pour le PEB
  • Bibliothèque : Service interétablissements de Documentation (Saint-Martin d'Hères, Isère). Bibliothèque universitaire de Sciences.
  • Disponible pour le PEB
  • Cote : TS 92/INPG/0035
  • Bibliothèque : Moyens Informatiques et Multimédia. Information.
  • Disponible pour le PEB
  • Cote : IMAG-1992-PAT
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