Conception d'un processeur flottant 32 bits, multi-formats en technologie cmos (algorithmes et architecture)

par KEYVAN-REZA SHAMSA

Thèse de doctorat en Sciences appliquées

Sous la direction de Alain Greiner.

Soutenue en 1990

à Paris 6 .

    mots clés mots clés


  • Résumé

    Cette these decrit l'architecture et la realisation d'un processeur flottant 32 bits entierement testable. Ce processeur realise des operations flottantes sur 32 bits selon les formats ieee-p745 10. 0, dec-vax et le complement a deux. Il inclut une ram interne de 16 mots de 32 bits permettant la sauvegarde interne des donnees. Il effectue en plus des operations arithmetiques (addition, soustraction et multiplication), les operations de conversion entier-flottant ainsi que les operations de conversion inter-formats. L'integration de 3 elements: un additionneur/soustracteur combinatoire, un multiplieur combinatoire et une memoire vive (ram), fait la difference entre notre processeur flottant et les autres processeurs implantes. En combinant ces 3 fonctions nous avons cherche a resoudre le probleme du traitement rapide des operations flottantes, mais aussi celui non moins important de transfert efficace des operandes. Cette architecture permet de realiser aisement les sequences arithmetiques repetitives comme la multiplication-accumulation et la division par l'algorithme de newton-raphson. La conception et l'architecture de ce circuit tiennent compte d'une testabilite totale de 100%. En effet, considerant l'accessibilite et l'observabilite, 10000 vecteurs de test ont ete generes

  • Titre traduit

    Design of a 32-bits, multi-format, floating point processor in cmos technology (algorithms and architecture)


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  • Annexes : 53 REF

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  • Cote : T Paris 6 1990 323
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  • Cote : PMC RT P6 1990

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