Étude de l'intégration de PEARLS : processeur expérimental d'aide à la recherche dans les langages symboliques

par Cécile Koester

Thèse de doctorat en Physique

Sous la direction de Francis Devos.

Soutenue en 1988

à Paris 11 .

mots clés

• Processeur symbolique
• Circuits intégrés à très grande échelle
• PEARL (langage de programmation)

Résumé

Cette étude présente une analyse des diverses étapes nécessaires à la réalisation d'un processeur intégré, adapté au traitement symbolique. Après un exposé des choix architecturaux de PEARLS, choix qui ont abouti à la définition d'une machine virtuelle dédiée à l'exécution des applications issues de l'intelligence artificielle, nous procédons à une étude détaillée du séquencement des instructions. Cette étude permet de dégager les contraintes temporelles pour le dessin VLSI. Au regard de ces contraintes, nous pouvons alors, dans un deuxième temps, nous intéresser aux structures électriques des blocs fonctionnels de la partie opérative du processeur, principalement registres et unité arithmétique et logique, qui constituent les points critiques de l'intégration. Enfin, pour construire de manière efficace les masques nécessaires à l'implantation de ce processeur de grande taille, nous avons mis au point un outil d'aide au dessin, de type "assembleur graphique" qui permet de générer une bibliothèque de cellules paramétrables en technologie CMOS. En conclusion, à travers une analyse des divers circuits de test réalisés, nous donnons une estimation des performances du processeur PEARLS intégré

Titre traduit

Pearls, a vlsi processor for artificiel intelligence applications

Résumé

This dissertation deals with micro-architecture, design and layout of a VLSI processor well suited for symbolic processing languages. We first present the specific features of PEARLS which are improvements both on the environment system and the processor. Then, the timing required for the execution of the instructions is identified and we study the fundamental timing dependencies as implied by the instruction set and the pipeline scheme. According to that chosen pipeline scheme and the instruction set requirement, the data-path is designed. Two critical points of the data-path, the register file and the arithmetic and logic unit are examined. Next, we had to create a CAD tool, in order to easy the layout of complex processors. This tool, a silicon assembler for CMOS parametrable cells, leads to a short design time, thus allowing quick exploitation of new technologies. Finally, after laying out the test chips, the performance of PEARLS are evaluated