Implémentation d'un modèle timing dans un simulateur logique junior "VLSI" et restructuration de la chaine "CAO" correspondante

par Hassina Guendouz

Thèse de doctorat en Physique. Électronique

Sous la direction de Christian Fluhr.

Soutenue en 1988

à Paris 11 , en partenariat avec Université de Paris-Sud. Faculté des Sciences d'Orsay (Essonne) (autre partenaire) .


  • Résumé

    La simulation logique pour "VLSI" est une étape importante lors de la conception d'un "DESIGN" dont les structures logiques se compliquent. Le " DESIGNER" a besoin d'un outil lui permettant de vérifier le comportement logique et dynamique de son schéma. L'essor considérable des outils de "CAO" industriels (Génération Mentor, Sun, Valid ou Daisy), met à la disposition des concepteurs d'aujourd'hui plusieurs méthodes d'implantation du masque du circuit intégré, ainsi que des outils de simulation logique et électrique. Depuis quelques années, la micro-électronique est rentrée dans le cursus de la majeure partie des universités et écoles concernées. N'ayant pas les moyens de s'équiper en outils de "CAO" industriels alors très onéreux, ces centres ne pouvaient se consacrer à l'apprentissage de techniques de conception. De ce fait, des recherches sont orientées aujourd'hui vers une nouvelle génération de micro-ordinateurs (type Personal Computer), permettant d'effectuer la majorité des opérations d'ingénierie : Schémas et simulation. Ces postes de travail doivent être simples d’utilisation, interactive et rapide en simulation. De plus, l'association de ces postes de travail en réseau à des stations de plus grande puissance, décharge ces dernières de certaines tâches. Le simulateur "Junior" CAO/VLSI a vu le jour dans le cadre de ces recherches. Ce dernier tente de relever le défi en simulant des circuits de moyenne complexité, avec une vitesse remarquable sur des stations de moyenne puissance. Les points traités dans ce rapport sont les suivants :- Saisie graphique d'un circuit de 1700 portes sur une station expérimentale et étude de la structure de la chaîne de "CAO" utilisée pour futur développements. Étude du modèle utilisé par notre simulateur pour optimiser et accélérer la simulation. Passage d'un modèle timing "Unitaire" à un modèle "Nominal".

  • Titre traduit

    Implementation of a timing model in a logic simulator VLSI junior and restruction of the CAO corresponding chain


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Informations

  • Détails : 1 vol. (160 p.)
  • Notes : Publication autorisée par le jury
  • Annexes : Bibliogr. p. 152-154

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  • Bibliothèque : Université d'Evry-Val d'Essonne. Service commun de la documentation. Bibliothèque centrale.
  • Consultable sur place dans l'établissement demandeur
  • Cote : 621 GUE
  • Bibliothèque : Université Paris-Sud (Orsay, Essonne). Service Commun de la Documentation. Section Sciences.
  • Disponible pour le PEB
  • Cote : 0g ORSAY(1988)115
  • Bibliothèque : Centre Technique du Livre de l'Enseignement supérieur (Marne-la-Vallée, Seine-et-Marne).
  • Disponible pour le PEB
  • Cote : TH2014-034965
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