Contribution à l’étude du phénomène de LATCH-UP dans les technologies CMOS
par Charles Leroux
Thèse de doctorat en Dispositif de l'électronique intégrée
Sous la direction de Jean-Pierre Chante.
Soutenue en 1988
à Lyon, INSA , en partenariat avec LCPA - Laboratoire de composants de puissance et applications (Lyon, INSA) (laboratoire) et de Laboratoire d'électronique et de technologie de l'information (Grenoble) (laboratoire) .
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Résumé
Ce travail traite de l'analyse du phénomène de latch-up dans les technologies CMOS. Ce phénomène est dû à la présence d'une structure PNPN parasite entre l'alimentation du s circuit et la masse, et cette structure est susceptible de passer de son état forte impédance habituel à un état faible impédance (quelques ohms). Cette étude s'est concrétisée par la mise au point d'une méthodologie de test qui permet d'identifier le phénomène. Un modèle analytique a été développé. Il prend en compte l'aspect tridimensionnel des résistances de cette structure, la forte injection et ses conséquences. ·Enfin, un nouvel élément a été introduit, il permet d'expliquer le maintien du phénomène. Ce modèle sans paramètre d'ajustement donne de bons résultats par rapport à l'expérience. Une stratégie d'optimisation des technologies, vis à vis du latch-up a été également définie. Elle s'est traduite par la réalisation d'un lot pour lequel des structures à faible distance d'isolation entre sources de transistors de type opposé (quatre microns), ont une tension de maintien supérieure à la tension d'alimentation (cinq volts).
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Titre traduit
= Contribution to the study of latchup phenomenon in CMOS technologies
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