Une methode de test des circuits integres vlsi a structure pipeline serie et la generation automatique des vecteurs de test

par Harry Sudibyo

Thèse de doctorat en Sciences appliquées

Sous la direction de GERARD NOGUEZ.

Soutenue en 1987

à Paris 6 .

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Résumé

Le generateur automatique de vecteurs de test genevec qui est presente dans cette these, genere les vecteurs de test destines au test exhaustif du circuit integre vlsi dont la conception est faite a l'aide des cellules precaracterisees. Un fichier de description du test du circuit est forme d'un ensemble de donnees logiques d'interconnexions entre les blocs de base extraites a partir de la description "a plat" du circuit a tester et de donnees fonctionnelles sur les blocs de base qui constituent le circuit. La generation des vecteurs de test est effectuee d'apres ces informations. Cette etude s'applique aux circuits integres a structure pipeline serie. Ces circuits sont concus a l'aide d'une bibliotheque de cellules cmos, en utilisant les outils de la chaine de conception assistee par ordinateur emilie. La chaine de cao etablit la continuite des servitudes et des chemins de test. La methode que nous presentons dans ce travail est basee sur le test exhaustif du circuit en utilisant les chemins de test et en appliquant la methode lssd. Le but final est d'arriver a tester toute la partie combinatoire de chaque cellule standard, c'est a dire approcher taux de couverture 100%

Titre traduit

A test-method of pipeline-structured integrated circuit (vlsi) and best vector automatic generation

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