Les architectures de circuits de traitement du signal à la demande : une approche de conception automatisable

par Éric Martin

Thèse de doctorat en Sciences appliquées. Électronique

Sous la direction de Francis Devos.

Soutenue en 1986

à Paris 11 , en partenariat avec Université de Paris-Sud. Faculté des Sciences d'Orsay (Essonne) (autre partenaire) .


  • Résumé

    L'apport des technologies VLSI permet le développement des circuits dédiés pour le traitement du signal. Nous proposons au chapitre I d'effectuer une classification des différentes tendances dans le but de clarifier les spécificités de chaque type d'architecture et de comparer leurs performances relatives. Une réflexion sur la disparité des architectures des processeurs monolithiques de traitement du signal nous amène à définir des outils permettant la mesure objective de l'efficacité des processeurs vis à vis d'un algorithme donné. C'est pourquoi nous définissons au chapitre II une notion de rendement de l'utilisation temporelle de la surface de silicium : rendement UTS. Accompagné de son support graphique, ce rendement est utilisé pour une mesure comparative de l'efficacité des processeurs, sur une jauge de calculs représentative des algorithmes linéaires de traitement du signal. Ce rendement permet aussi la mise en évidence des régions critiques de l'architecture d'un processeur, sources d'une diminution de son efficacité. L'analyse des performances mesurées sur les différents processeurs, nous amène à proposer une architecture optimisée pour les calculs de cette jauge. Cette conception descendante et l'apport objectif de la mesure du rendement UTS ont permis d'optimiser l'architecture de deux modules : une unité de traitement qui rentabilise le travail de ses opérateurs au maximum; un générateur d'adresse de données, dont le travail est optimisé pour fournir le flot de données nécessaire à l'accomplissement des calculs sans ralentir l'unité de traitement (transparence d'adressage). Au chapitre IV, nous avons concrétisé les performances envisagées, par le réalisation d’une machine dédiée à la transformée de Fourier rapide bidimensionnelle sur 512 points complexes codés sur 16 bits. Enfin nous proposons comme perspectives de ce travail de thèse, l'intégration progressive dans un système expert pour compilateur de silicium de circuits de traitement du signal.

  • Titre traduit

    Architecture of custom processor: approach for automatisable design


  • Résumé

    Quite a few different architectures are used for VLSI chips dedicated to digital signal processing. We propose a classification of the various types of architecture ln order to highlight their specific features and compare their efficiency. For the purpose of quantifying this evaluation, we define criteria for measuring the efficiency of a processor for given algorithm. We introduce the Silicium Surface Time Utilization (STU) ratio. Along with its graphic support, the STU ratio allows numerical evaluation o f a processor on a sample set of linear signal processing algorithms. This criterion also helps identifying the critical regions of processor architecture. The analysis of the results of various processors allows us to propose an optimum architecture for the sample set of algorithms. In this top-down design, the quantitative concept of STU ratio yields optimized architectures for two modules: i) a processing unit feature maximum use of its operators ii) a data address generator allowing the necessary data flow for full speed operation of the processing unit (transparent addressing). We implemented these features and built a processor dedicated to 512 points bidimensional FFT on complex 16 bit numbers. We finally consider progressive integration of your PHD work into an expert system for silicon compiler.

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Informations

  • Détails : 1 vol. (pagination multiple [ca 206] f.)
  • Notes : Publication autorisée par le jury
  • Annexes : Bibliogr., 7 f.

Où se trouve cette thèse ?

  • Bibliothèque : Université Paris-Sud (Orsay, Essonne). Service Commun de la Documentation. Section Sciences.
  • Disponible pour le PEB
  • Cote : 0g ORSAY(1986)138
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