Etude et realisation d'un co-processeur arithmetique en virgule flottante

par Gérard Paez-Monzon

Thèse de doctorat en Sciences appliquées

Sous la direction de GERARD NOGUEZ.

Soutenue en 1986

à Paris 6 .

    mots clés mots clés


  • Résumé

    Le premier chapitre d'introduction decrit l'etat de l'art dans le domaine des algorithmes-cables elementaires utilises dans l'arithmetique flottante. Nous y presentons une classification architecturale des coprocesseurs arithmetiques en virgule flottante. A partir d'une comparaison de trois standards de virgule flottante orientes vers les systemes bases sur microprocesseurs: ieee-p754, vax-dec, et hewlett-packard, le deuxieme chapitre explique le choix de l'architecture externe de coprocesseur. Le troisieme chapitre presente l'architecture interne microprogrammee et l'organisation du coprocesseur developpe dans l'etude, nommee fpu-ip6. Dans le quatrieme chapitre, nous proposons une nouvelle methode pour le developpement des microprogrammes. La cle de la methode est la visualisation de la separation des phases de planification et d'implantation. Le cinquieme chapitre presente les microprogrammes developpes pour notre coprocesseur. Nous analysons les differents micro-algorithmes selon le type d'instruction (e/s, arith, etc) et la precision (simple, double). L'organisation de l'espace de la micromemoire est presentee. Le sixieme chapitre decrit l'etude realisee pour l'integration du coprocesseur dans le compilateur c et le systeme unix de la machine sm90.

  • Titre traduit

    Study and development of a floating-point arithmetic co-processor


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Informations

  • Détails : 229 P.
  • Annexes : 102 REF

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  • Bibliothèque : Université Pierre et Marie Curie. Bibliothèque Universitaire Pierre et Marie Curie . Section Mathématiques-Informatique Recherche.
  • Accessible pour le PEB
  • Bibliothèque : Centre Technique du Livre de l'Enseignement supérieur (Marne-la-Vallée, Seine-et-Marne).
  • Disponible pour le PEB
  • Cote : PMC RT P6 1986
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